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vmm_eth.tar


call_back.sv
cfg_intf.sv
cfg_xtor.sv
chan.sv
cov.sv
env.sv
file_list
host_driver.sv
Current file: host_intf.sv
host_xtor_rx.sv
host_xtor.sv
phy_driver.sv
phy_intf.sv
phy_xtor_rx.sv
phy_xtor.sv
pkt_generator_rx.sv
pkt_generator.sv
pkt.sv
pro.sv
run
rx_pkt.sv
sb.sv
tb_top.v
timescale.v
top.sv
verilog_top.v 



`ifndef HOST_INTF_CLASS
`define HOST_INTF_CLASS

`ifndef INPUT_EDGE
`define INPUT_EDGE   PSAMPLE `-1
`endif
`ifndef OUTPUT_EDGE
`define OUTPUT_EDGE  PHOLD  `1
`endif


interface host_intf (input logic clk);

    wire        CPU_init_end   ;
    wire        Rx_mac_ra      ;
    wire [31:0] Rx_mac_data    ;
    wire [1:0]  Rx_mac_BE      ;
    wire        Rx_mac_pa      ;
    wire        Rx_mac_sop     ;
    wire        Rx_mac_eop     ;
    wire        Tx_mac_wa      ;

    wire         Reset         ;
    wire         Rx_mac_rd     ;
    wire         Tx_mac_wr     ;
    wire [31:0]  Tx_mac_data   ;
    wire [1 :0]  Tx_mac_BE     ;
    wire         Tx_mac_sop    ;
    wire         Tx_mac_eop    ;

    parameter SETUP_TIME = 1;
    parameter HOLD_TIME = 1;

    clocking cb@(posedge clk);
      default input #SETUP_TIME output #HOLD_TIME;

      input         CPU_init_end  ;
      input         Rx_mac_ra     ;
      input         Rx_mac_data   ;
      input         Rx_mac_BE     ;
      input         Rx_mac_pa     ;
      input         Rx_mac_sop    ;
      input         Rx_mac_eop    ;
      input         Tx_mac_wa     ;

      output        Reset         ;
      output        Rx_mac_rd     ;
      output        Tx_mac_wr     ;
      output        Tx_mac_data   ;
      output        Tx_mac_BE     ;
      output        Tx_mac_sop    ;
      output        Tx_mac_eop    ;

    endclocking

endinterface


`endif